摘要

针对多队列数据流发送控制实现时占用逻辑资源多和流量控制的粒度大、误差大等问题,利用现场可编程门阵列(FPGA)和Verilog HDL设计了一种基于“调度+反馈”的多队列数据流发送控制系统。将寄存器与存储器模块作为指令控制模块以满足多样化需求;使用状态机控制系统工作流程以保障各模块间的协同工作;利用调度控制缓冲区数据的发送状态,以完成多队列数据的控制与隔离;在流量计算与控制的过程中利用误差采集反馈来减少误差并降低控制粒度,并在FPGA设计上利用分时复用来节省逻辑资源。对所设计的Verilog HDL程序进行EDA仿真和基于自主搭建平台的FPGA系统试验,结果证实了多队列数据流发送控制系统的有效性和先进性。

  • 出版日期2023

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