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摘要
本实用新型公开了一种改进型10-bit差分电容分段耦合式DAC,包括正端次级电容阵列、正端耦合电容、正端主级电容阵列、负端次级电容阵列、负端耦合电容、负端主级电容阵列和采样开关；本实用新型利用12-bit结构差分DAC去实现10-bit差分DAC,避免了1-LSB的增益误差,改善了DAC的静态性能；同时本实用新型正端次级电容阵列、正端主级电容阵列、负端次级电容阵列和负端主级电容阵列,通过采用单位电容串联替代DAC中的最低位电容,实现了较小容值的电容,避免了提高DAC精度所带来的面积过大的问题。因此本实用新型具有良好的静态特性且占用较小的面积。
- 出版日期2014-5-27
- 单位华南理工大学
