针对嵌入式GPU tile缓存在线性布局和Z型布局写回时由于地址跨度大而导致cache频繁冲突缺失的问题,设计了一种支持多级U型存储布局的tile缓存,使像素数据写回的地址连续,减少cache的冲突缺失,提高cache命中率.实验结果表明,当配置不同尺寸的tile缓存时,U型布局相对于线性布局cache命中率提高4%～13%,相对于Z型布局cache命中率提高1%～9%.
科研之友
微信
新浪微博
Facebook
分享链接
