降低系统芯片测试时间的芯核联合测试方案

作者：易茂祥; 梁**; 王伟; 张磊

来源：上海交通大学学报, 2010, (02): 223-228.

DOI：10.16183/j.cnki.jsjtu.2010.02.016

• 系统芯片
• 测试应用时间
• 测试数据压缩
• 芯核联合
• 重配置 system on chip(SoC)
• test application time
• test data compression
• core union
• reconfiguration

引入扩展的模式游程(x-PRL)编码技术,通过无关位的动态传播策略以提高测试数据压缩效率.在此基础上,将系统芯片的多个芯核测试集联合为单一的测试数据流,用x-PRL编码技术实施压缩,提出一种可重配置的串行扫描链结构,实现多核测试模式的联合应用.对嵌入6个大的ISCAS’89基准电路的样本系统芯片(SoC)应用建议的联合测试方案.结果表明,与传统芯核测试集独立压缩与应用技术相比,该方案不仅提高了测试数据的压缩性能,而且减少了扫描测试中的冗余移位和捕获周期,从而有效降低了SoC的测试应用时间.

• 出版日期2010
• 单位合肥工业大学