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Controller Architecture for Low-Power, Low-Latency DRAM With Built-in Cache

作者：Liu Zhi Yong*; Shih Hsiu Chuan; Lin Bing Yang; Wu Cheng Wen
来源：IEEE Design & Test, 2017, 34(2): 69-78.
DOI：10.1109/MDAT.2016.2524445

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更新时间：2021-01-20 08:43