SOC芯片的可测试性设计与功耗优化

作者：陈志强; 林平分; 任威丽

来源：电子科技, 2012, (08): 23-25.

DOI：10.16180/j.cnki.issn1007-7820.2012.08.020

• 可测试性设计
• 低功耗设计
• 故障覆盖率 design for testability(DFT)
• low power design
• test coverage

介绍了数字集成电路可测试性设计与测试覆盖率的概念,针对一款电力网通信芯片完成了可测试性设计,从测试的覆盖率、功耗等方面提出了优化改进方案,切实提高了芯片的测试覆盖率,缩减了测试时间和成本,降低了测试功耗,同时保证了芯片测试的可靠性,最终使芯片顺利通过量产测试。

• 出版日期2012
• 单位北京工业大学