分组算法模块的VHDL和VERILOG实现及其比较研究

作者：许萍; 程代伟; 龙束媛

来源：通信技术, 2008, (12): 353-354+357.

• 分组算法模块
• VHDL
• Verilog
• 资源
• 速度 Block cipher module
• VHDL
• Verilog
• Resource
• Speed

分组密码算法是一种常用的密码技术。其加密速度非常快,在数据加密领域仍广泛使用。目前,分组密码的重点研究方向包括新型分组密码的研究,分组密码的实现研究,分组密码的各个组件的研究等等。本文从AES的5个候选算法中提炼出7大分组算法模块,分别用VHDL和Verilog实现,并对资源占用情况加以分析比较。然后选取分组算法的典型代表AES,用两种语言实现并对资源占用情况和实现速率加以比较。结果表明:对于小型分组算法模块,VHDL和Verilog的实现在占用逻辑单元方面基本上没有什么差别;对较为复杂的模块和AES算法,Verilog的实现会比VHDL的实现占用较少的资源,但速度要慢些。

• 出版日期2008
• 单位北京电子科技学院