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摘要
Im vorliegenden Beitrag wird eine automatische Generierung des VHDL-Codes eines Delta-Sigma Modulators pr sentiert. Die Koeffizientenmultiplikation wird hierbei durch Bit-Serielle-Addition durchgef邦hrt. Mit Hilfe zweier neuer Matlab Funktionen wird der Systementwurf durch die bekannte Delta-Sigma Toolbox von R. Schreier erweitert und direkt synthesef higer VHDL Code erzeugt.
- 出版日期2006
