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摘要
根据Ser Des误码率的设计指标,基于65nm CMOS工艺设计实现了一种自适应带宽锁相环电路。分析了自适应锁相环的数学模型,给出了自适应带宽锁相环的简易设计方法。采用双电荷泵电路结构,极大地减小了芯片面积。该文的PLL采用1 V和2.5 V两种电源供电,输出时钟频率范围为4002000 MHz,适用于0.84 Gbit/s传输速率的Ser Des。样品电路测试表明,输出时钟频率为2GHz时,时钟均方根抖动为1.68ps,功耗为14m W,芯片面积为0.0704mm2。
- 出版日期2015
- 单位中国电子科技集团第三十八研究所
