基于FPGA的全数字锁相环设计与实现

作者：赵秋明; 闭宇铭

来源：信息通信, 2012, (03): 60-61.

• 全数字锁相环
• Verilog
• 曼彻斯特码
• HDB3码 All digital phase-locked loop
• Verilog
• Manchester code
• HDB3

针对模拟锁相环抗干扰能力差、可靠性不高,生产成本过高的弱点,采用Verilog编程语言,通过Quartus ii软件仿真,设计了一款基于FPGA的全数字锁相环。该锁相环能对输入数字信号进行快速地位同步时钟提取,并已经应用于以Altera公司生产的Cyclone iii系列FPGA芯片[1]为核心的软件无线电硬件平台的时钟同步提取当中。

• 出版日期2012
• 单位桂林电子科技大学