循环冗余校验算法的FPGA高速实现

作者：耿文波; 张思维

来源：周口师范学院学报, 2011, (05): 32-35.

DOI：10.13450/j.cnki.jzknu.2011.05.025

• 循环冗余校验
• 生成多项式
• Verilog HDL语言
• 现场可编程门阵列 cyclic redundancy check
• generator polynomial
• Verilog HDL
• Field Programmable Gate Array

介绍了循环冗余校验原理,并以CRC-16生成多项式为例,用Verilog HDL硬件描述语言描述该算法.采用Quartus Ⅱ 8.0进行综合、仿真,并用Cyclone Ⅱ系列的EP2C35F672C6器件适配和编程下载,在DE2开发板上实现.该CRC模块既是CRC校验生成模块,又是CRC校验检错模块.另外,该CRC模块还可以封装成具有Avalon总线接口的自定义组件IP核,从而可以重复利用.实验结果表明,该校验器速度快,占用资源少,并在实际中得到了应用.

• 出版日期2011
• 单位周口师范学院; 黄淮学院