基于0.18μm CMOS抽头延迟链时间数字转换器设计

作者：王巍; 熊拼搏; 周浩; 袁军

来源：电子世界, 2017, (06): 111-112.

DOI：10.19353/j.cnki.dzsj.2017.06.074

• 抽头延迟链
• 时间数字转换器(TDC)
• D触发器
• 最低有效位(LSB)

本文提出一种基于0.18μm CMOS抽头延迟链时间数字转换器(TDC,Time-to-Digital Converter),共设计128级压控延迟链。通过对称结构延迟锁相环的使用,增加了延迟链的稳定性,减小了系统时钟歪斜与抖动。仿真结果表明:电源电压为1.8V,参考时钟频率为250MHz时,TDC最低有效位(LSB)约为84.6ps,有效精度(RMS)约为40.6ps,微分非线性-0.7LSB<DNL<0.8LSB,积分非线性-0.9LSB<INL<1.4LSB。

• 出版日期2017
• 单位重庆邮电大学