锁相环小数N分频频率综合器中的Sigma-delta调制器设计

作者：吴小林; 朱学勇; 文光俊

来源：电视技术, 2011, (17): 55-58.

DOI：10.16280/j.videoe.2011.17.007

• Sigma-delta调制器
• 噪声整形电路
• 锁相环小数N分频频率综合器 Sigma-delta modulator
• noise shaping circuit
• fractional-N PLL frequency synthesizer

介绍了一种应用于小数N分频频率综合器的工作于20 MHz的Sigma-delta调制器的设计,采用3个一阶电路级联的MASH1-1-1结构的噪声整形电路。电路设计利用Verilog硬件描述语言进行描述,在modelSim SE 6.2b中通过了功能仿真,并在XUP Virtex-II Pro FPGA开发板上进行了验证,最终采用TSMC 0.13μm CMOS工艺,完成了电路版图并通过了DRC和LVS验证。芯片面积为180μm×160μm,平均功耗为1.059 6~1.070 4 mW。

• 出版日期2011
• 单位电子科技大学